TUGAS PRAKTIKUM
SISTEM DIGITAL
FLIP -FLOP
Fani Widiastuti
123090081
PLUG 2
Asisten : Jefri Senoaji
TEKNIK INFORMATIKA
FAKULTAS TEKNOLOGI INDUSTRI
UNIVERSITAS PEMBANGUNAN NASIONAL “VETERAN” YOGYAKARTA
2011
TUGAS
SISTEM DIGITAL
FLIP -FLOP
Fani Widiastuti
123090081
PLUG 2
Asisten : Jefri Senoaji
TEKNIK INFORMATIKA
FAKULTAS TEKNOLOGI INDUSTRI
UNIVERSITAS PEMBANGUNAN NASIONAL “VETERAN” YOGYAKARTA
2011
TUGAS
1. Master-Slave Flip Flop
Penampilan Master slave J-K flip-flop adalah penampilan yang mempunyai titik kulminasi dari segi perancangan. J-K flip-flop dapat digunakan untuk segala macam perancangan, karena Master slave J-K flipflop adalah flip-flop yang paling versatile dari semua jenis flip-flop yang ada. Rangkaian master-slave J-K flip-fllop :
Penampilan Master slave J-K flip-flop adalah penampilan yang mempunyai titik kulminasi dari segi perancangan. J-K flip-flop dapat digunakan untuk segala macam perancangan, karena Master slave J-K flipflop adalah flip-flop yang paling versatile dari semua jenis flip-flop yang ada. Rangkaian master-slave J-K flip-fllop :
Rangkaian Master Slave J-K Flip-flop Yang Dibangun Dengan Gerbang NAND
Dan tabel kebenarannya dapat dilihat pada Tabel 16. Rangkaian J-K flip-flop pada dasarnya terdiri dari dua buah rangkaian S-R flip-flop, SR flipflop pertama sebagai masternya, dan SR flip-flop kedua sebagai slavenya. Antara klok master dan klok slave dipasang sebuah inverter . Bila klok dalam logik 1 maka flip-flop master merespon setiap masukan S dan R, pada saat yang sama klok slave berlogik 0 dengan demikian bagian slave tidak merespon gejala yang ada pada masukan slave atau keluaran master.
Setelah ada perubahan klok dari 1 ke 0, bagian master dalam keadaan memori, tidak merespon masukan S-R, pada saat yang sama klok bagian slave terbuka (berlogik 1), bagian slave dalam kondisi peka terhadap masukan yang merupakan keluaran dari masternya. Dengan demikian terjadi kondisi keluaran master ditransfer ke bagian keluaran slave.
Operasi dari rangkaian master slave terdiri dari dua tahap operasi dalam satu pulsa klok, tahap pulsa sisi naik, master merespon data masukan J-K, dan tahap pulsa sisi turun, slave merespon data keluaran master, menjadi data keluaran slave. Dengan kata lain master slave merespon data masukan yang ada pada J-K setelah terjadi satu pulsa klok. (lihat simbol satu pulsa yang ada pada kolom Clk pada Tabel 16.) Master Slave JK flip-flop yang dibentuk oleh dua buah SR flip-flop dapat dilihat sebagai berikut :
Setelah ada perubahan klok dari 1 ke 0, bagian master dalam keadaan memori, tidak merespon masukan S-R, pada saat yang sama klok bagian slave terbuka (berlogik 1), bagian slave dalam kondisi peka terhadap masukan yang merupakan keluaran dari masternya. Dengan demikian terjadi kondisi keluaran master ditransfer ke bagian keluaran slave.
Operasi dari rangkaian master slave terdiri dari dua tahap operasi dalam satu pulsa klok, tahap pulsa sisi naik, master merespon data masukan J-K, dan tahap pulsa sisi turun, slave merespon data keluaran master, menjadi data keluaran slave. Dengan kata lain master slave merespon data masukan yang ada pada J-K setelah terjadi satu pulsa klok. (lihat simbol satu pulsa yang ada pada kolom Clk pada Tabel 16.) Master Slave JK flip-flop yang dibentuk oleh dua buah SR flip-flop dapat dilihat sebagai berikut :
Bentuk gelombang keluaran Q untuk masukan J dan K yang telah ditentukan, terjadi setelah satu pulsa klok, yaitu keadaan sisi turun dari klok seperti yang ditunjukkan oleh tanda panah dalam :
IC JK flip-flop yang terdapat dipasaran. IC JK flip-flop keluarga TTL dan CMOS yang terdapat dipasaran adalah 7476 master-slave JK flip-flop yang mempunyai tabel kebenaran sebagai berikut : 
Tabel kebenaran menunjukkan bahwa J-K flip-flop memiliki 2 mode tak serempak sepanjang Pre dan Clr saling komplemen satu dengan yang lain, pada mode ini perubahan masukkan J, K, dan Clk menjadi tidak berpengaruh. Keluaran Q selalu mengikuti masukan Clk.
Pengesetan Pre dan Clr pada logik 1 pada saat yang sama, terjadi perpindahan kendali pada masukan J, K dan Clk. Apabila masukan J dan K saling komplemen satu dengan yang lain, keluaran Q selalu mengikuti masukan J, setelah terjadi satu pulsa klok. Keluaran Q dalam keadaan mode memori bila Pre=Clr=1 dan J=K=0, setelah terjadinya satu pulsa Clk keluaran Q akan sesuai dengan keluaran Q yang terakhir dari pulsa Clk sebelumnya.
Keluaran Q akan ber operasi pada mode Toggle sepanjang Pre=Clr=J=K=1. Sisi turun dari setiap pulsa klok akan mengubah keadaan keluaran Q. Bagian master dari JK flip-flop membaca masukan J, dan K pada sisi naik dari pulsa klok . Data yang ada pada master mengarahkan keluaran Q pada sisi turun dari pulsa klok. Pre=Clr=0 adalah kondisi mode operasi invalid yang harus dihindari.
Simbol IC 7473 sama dengan IC 7476, kecuali dalam IC 7473 tidak terdapat masukan Pre (Preset). IC 74109 adalah bukan master slave JK flipflop; keluaran Q hanya merespon sisi naik dari pulsa, disamping masukan K adalah inversi.
Pengesetan Pre dan Clr pada logik 1 pada saat yang sama, terjadi perpindahan kendali pada masukan J, K dan Clk. Apabila masukan J dan K saling komplemen satu dengan yang lain, keluaran Q selalu mengikuti masukan J, setelah terjadi satu pulsa klok. Keluaran Q dalam keadaan mode memori bila Pre=Clr=1 dan J=K=0, setelah terjadinya satu pulsa Clk keluaran Q akan sesuai dengan keluaran Q yang terakhir dari pulsa Clk sebelumnya.
Keluaran Q akan ber operasi pada mode Toggle sepanjang Pre=Clr=J=K=1. Sisi turun dari setiap pulsa klok akan mengubah keadaan keluaran Q. Bagian master dari JK flip-flop membaca masukan J, dan K pada sisi naik dari pulsa klok . Data yang ada pada master mengarahkan keluaran Q pada sisi turun dari pulsa klok. Pre=Clr=0 adalah kondisi mode operasi invalid yang harus dihindari.
Simbol IC 7473 sama dengan IC 7476, kecuali dalam IC 7473 tidak terdapat masukan Pre (Preset). IC 74109 adalah bukan master slave JK flipflop; keluaran Q hanya merespon sisi naik dari pulsa, disamping masukan K adalah inversi.
· 7476 J-K flip-flop dual dengan Clr tak sinkron, dan keluaran Q dan Q’ (TTL)
· 7473 J-K flip-flop dual dengan Clr tak sinkron, dan keluaran Q dan Q’ (TTL)
· 74109 J-K’ flip-flop dual, Pre dan Clr tak sinkron, dan keluaran Q dan Q’ (TTL)
· 7470 J-K flip-flop tergerbang AND dengan picu sisi naik, Pre dan Clr tak sinkron, dan keluaran Q dan Q’ (TTL)
· 7472 J-K flip-flop tergerbang AND dengan Pre dan Clr tak sinkron, dan keluaran Q dan Q’ (TTL)
· 4027 Master slave J-K flip-flop dengan picu sisi naik, Pre dan Clr tak sinkron dan keluaran Q dan Q’ (CMOS)
· 7473 J-K flip-flop dual dengan Clr tak sinkron, dan keluaran Q dan Q’ (TTL)
· 74109 J-K’ flip-flop dual, Pre dan Clr tak sinkron, dan keluaran Q dan Q’ (TTL)
· 7470 J-K flip-flop tergerbang AND dengan picu sisi naik, Pre dan Clr tak sinkron, dan keluaran Q dan Q’ (TTL)
· 7472 J-K flip-flop tergerbang AND dengan Pre dan Clr tak sinkron, dan keluaran Q dan Q’ (TTL)
· 4027 Master slave J-K flip-flop dengan picu sisi naik, Pre dan Clr tak sinkron dan keluaran Q dan Q’ (CMOS)
2. Mengapa pada RS Flip - Flop dengan clock apabila di reset maka hasil yang dihasilkan akan berbeda dengan yang didapat sebelumnya?
Keluaran Q pada R-S flip-flop tidak dapat segera merespon masukan S dan R sebelum ada masukan clock.
Kondisi respon R-S flip-flop terdetak sama seperti kondisi respon tanpa klok, bedanya keluaran hanya merespon masukan S dan R setelah terjadi klok =1. Kinerja rangkaian R-S flip-flop terdetak dapat disimpulkan sebagai berikut :
- Keluaran Q selalu mengikuti masukan S selama Clk = 1 dan masukan S dan R berbeda.
- Rangkaian mempunyai dua mode memori (keluaran Q tetap sesuai keadaan sebelumnya) bila:
a) Klok Clk = 0 tanpa memperhatikan masukan S dan R
b) Klok Clk =1, dan R=S=0
- Kondisi masukan invalid terjadi bila R=S=Clk=1
Saklar S dan R dapat diset sesuai dengan nilai logik masukan S dan R yang dikehendaki, setelah tombol Clk ditekan respon rangkaian terlihat pada keluaran LED, dan setelah tombol Clk dilepas, masukan S dan R dapat diubah tanpa mempengaruhi keluaran sampai tombol Clk ditekan lagi.
Keluaran Q pada R-S flip-flop tidak dapat segera merespon masukan S dan R sebelum ada masukan clock.
Kondisi respon R-S flip-flop terdetak sama seperti kondisi respon tanpa klok, bedanya keluaran hanya merespon masukan S dan R setelah terjadi klok =1. Kinerja rangkaian R-S flip-flop terdetak dapat disimpulkan sebagai berikut :
- Keluaran Q selalu mengikuti masukan S selama Clk = 1 dan masukan S dan R berbeda.
- Rangkaian mempunyai dua mode memori (keluaran Q tetap sesuai keadaan sebelumnya) bila:
a) Klok Clk = 0 tanpa memperhatikan masukan S dan R
b) Klok Clk =1, dan R=S=0
- Kondisi masukan invalid terjadi bila R=S=Clk=1
Saklar S dan R dapat diset sesuai dengan nilai logik masukan S dan R yang dikehendaki, setelah tombol Clk ditekan respon rangkaian terlihat pada keluaran LED, dan setelah tombol Clk dilepas, masukan S dan R dapat diubah tanpa mempengaruhi keluaran sampai tombol Clk ditekan lagi.
